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논문 기본 정보

자료유형
학술저널
저자정보
이상헌 이호용 (인하대학교) 윤광섭 (인하대학교)
저널정보
한국통신학회 한국통신학회논문지 한국통신학회논문지 제42권 제9호
발행연도
2017.9
수록면
1,719 - 1,725 (7page)
DOI
10.7840/kics.2017.42.9.1719

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이 논문의 연구 히스토리 (3)

2017

기준전압 가변 비교기와 스텝당 2비트 기법을 이용한 10비트 축차비교 레지스터 A/D 변환기 설계
이상헌 ,  이호용 ,  윤광섭 한국통신학회논문지 2017.09 학술저널
기준전압 가변 비교기와 스텝당 2비트 기법을 이용한 10비트 SAR A/D 변환기
이상헌 일반 2017.01 학위논문

2016

3개의 비교기를 이용한 스탭당 2비트의 10비트 SAR ADC 설계
이상헌 ,  윤광섭 대한전자공학회 학술대회 2016.06 학술대회자료

초록· 키워드

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본 논문은 기준전압 가변 비교기와 스텝당 2비트 기법을 이용한 10비트 SAR(successive approximation register) A/D 변환기를 제안한다. 전체 회로 구조는 상위5비트를 위한 기준전압 가변 비교기, 하위5비트 커패시터 D/A 변환기로 구성되어서 축전기 개수, 전력소모를 감소시켰다. 클럭 주기를 반감시키는 클럭 두배 회로를 이용해 스텝당 2비트를 결정해서 변환속도를 증가시켰다. 제안하는 A/D 변환기는 0.18 μm CMOS 공정을 이용하여 제작하였고 10MS/s의 변환속도를 갖는다. 9.5비트의 ENOB(effective number of bit)이 측정되었고, INL / DNL은 각각 ±1 / 0.5LSB이고, 칩 면적과 전력소모는 각각 750x700 μ㎡와 56 μW이고, FoM은 7.73fJ/step를 갖는다.
#SAR ADC #Threshold Configuring Comparator #2bit/step

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 제안하는 SAR A/D 변환기
Ⅲ. 실험 결과 및 고찰
Ⅳ. 결론
References

참고문헌 (10)

참고문헌 신청
J. Jin, Y. Gao, and E. Sanchez-Sinencio, “An energy-efficient time-domain asynchronous 2 b/Step SAR ADC with a hybrid R-2R/C-3C DAC structure,” IEEE J. Solid-State Circuits, vol. 49, no. 6, pp. 1383-1396, Jun. 2014. Z. Cao, S. Yan, and Y. Li, “A 32 mW 1.25 GS/s 6b 2b/Step SAR ADC in 0.13 μ m CMOS,” IEEE J. Solid-State Circuits, vol. 44, no. 3, pp. 862-873, Mar. 2009. K. Yoshioka, A. Shikata, R. Sekimoto, T. Kuroda, and H. Ishikuro, “An 8 bit 0.3?0.8 V 0.2?40 MS/s 2-bit/Step SAR ADC with successively activated threshold configuring comparators in 40 nm CMOS,” IEEE Trans. VLSI, vol. 23, no. 2, pp. 356-368, Feb. 2015. H. K. Hong, W. Kim, and S. J. Park, “A 7b 1GS/s 7.2mW nonbinary 2b/cycle SAR ADC with register-to-DAC direct control,” CICC, pp. 1-4, Sept. 2012. D. Shi, S. Lee, and K. S. Yoon, “A 6-bit 500MS/s CMOS A/D converter with a digital input range detection circuit,” J. KICS, vol. 38, no. 4, pp. 303-309, Jun. 2013.

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