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이민섭 (고려대학교) 박현수 (고려대학교) 심진철 (고려대학교) 권영욱 (고려대학교) 전진우 (고려대학교) 유정식 (고려대학교) 박수호 (고려대학교) 김철우 (고려대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2020년도 대한전자공학회 하계종합학술대회 논문집
발행연도
2020.8
수록면
438 - 441 (4page)

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High-speed memory interface system such as double data rate(DDR) memories require an exact 50% duty cycle system clock for optimal valid data window. This paper presents a duty cycle corrector (DCC) using error compensate duty cycle detector(DCD). The proposed DCC consists of a DCD which implemented error detecting and correcting function, a duty-cycle adjuster, controller and output buffer. The proposed DCC circuit has been implemented and fabricated in a 28-nm CMOS process and occupies 2742𝑢𝑚<SUP>2</SUP>. The acceptable input clock frequency is from 3㎓ to 3.5㎓ and acceptable duty cycle variation is ±20%. The measured maximum duty-cycle error for the 50% duty-rate is 3.8%.
#duty cycle corrector #error compensate duty cycle detector

목차

Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 측정 결과 및 결론
참고문헌

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