A 12-bit 220-MS/s Area-efficient DAC in 65 nm CMOS with Calibration-DAC Assisted Linearity Enhancement

Heejune Lee; Jintae Kim

doi:10.5573/JSTS.2018.18.4.433

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자료유형: 학술저널

저자정보: Heejune Lee (Konkuk University) Jintae Kim (Konkuk University)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.4

발행연도: 2018.8

수록면: 433 - 437 (5page)

DOI: 10.5573/JSTS.2018.18.4.433

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An area-efficient 12-bit current-steering DAC in 65 nm CMOS with a 3rd-order harmonic canceling calibration DAC is presented. The calibration DAC removes cubic error caused by finite output impedance by injecting correction current corresponding to the opposite of the INL error. To more effectively enable the calibration, the DAC adopts a return-to-zero signaling that suppresses the signal frequency dependency. The prototype DAC occupies an active area of 0.13 mm² while dissipating 59 mW from 1.2 V/1.8 V supply. The calibration DAC achieves 3rd-order harmonic reduction of as much as 15.8 dB up to Nyquist frequency when running at the sampling frequency of 220 MS/s.

#Current-steering #digital-to-analog converter (DAC) #return-to-zero (RZ) #calibration #area efficiency #HD3

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M. Liu, Z. Zhu, and Y. Yang, “A High-SFDR 14- bit 500 MS/s Current-Steering D/A Converter in 0.18μm CMOS,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 23, no. 12, pp. 3148-3152, Dec. 2015. W. H. Tseng, C. W. Fan and J. T. Wu, A 12-Bit 1.25-GS/s DAC in 90 nm CMOS With > 70 dB SFDR up to 500 MHz, IEEE J. Solid-State Circuits, vol. 46, no. 12, pp. 2845-2856, Dec. 2011. C. H. Lin et al., “A 12 bit 2.9 GS/s DAC With IM3 < -60 dBc Beyond 1 GHz in 65 nm CMOS” IEEE J. Solid-State Circuits, vol. 44, no. 12, pp. 3285-3293, Dec. 2009. S. Luschas and H. S. Lee, “Output Impedance Requirements for DACs” in IEEE International Symposium on Circuits and Systems (ISCAS), vol. 1, May 2003, pp. 861-864. J. H. Tsai et al, “A 14-bit 200MS/s Current- Steering DAC Achieving over 82dB SFDR with Digitally-Assisted Calibration and Dynamic Matching Techniques” Proceedings of Technical Program of 2012 VLSI Design, Automation and Test, Hsinchu, 2012, pp. 1-4.

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