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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2024.6
- 수록면
- 630 - 633 (4page)
이용수
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This paper proposes a 10-bit SAR ADC with asynchronous clock generator and VCMbased switching technique to minimize power consumption and enhance performance. Unlike conventional methods that use fixed clock frequencies during conversion, the proposed approach allows asynchronous clock usage, minimizing power consumption while improving performance. The proposed SAR ADC utilizes a bottom plate sampling CDAC, validated through FFT simulation, demonstrating that the entire circuit consumes 421.2 uW of power under an input frequency of 5.859kHz and 1024 FFT points. This showcases better power efficiency compared to conventional bottom plate sampling CDACs, offering a new solution for SAR ADC design.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌
참고문헌 (0)
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