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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2024.10
- 수록면
- 118 - 126 (9page)
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최근 활발히 연구 및 사용되고 있는 RISC-V ISA는 2010년부터 UC 버클리에서 개발되어 오고 있는 RISC 기반의 무료 개방형 ISA이다. RISC-V는 메모리 접근, 정수형 연산, 분기 등의 명령어를 포함하는 RV32I ISA를 기본 명령어 체계로 가지며 RV32I 이후 고려해야 할 명령어 집합은 곱셈 및 나눗셈 명령어를 포함하는 M 확장 집합이다. 또한, 보다 빠른 프로세서의 성능을 얻기 위해서는 분기 명령어의 분기 예측이 필수적으로 요구된다. 본 연구는 동적 분기 예측 기법 중 gshare 및 RAS(Return address stack) 기법이 적용된 RV32IM 프로세서를 제안한다. 또한, 제안된 프로세서의 gshare 기법에 포함되는 PHT(Pattern history table)의 최적 크기를 확인하였다. 제안된 프로세서의 최대 동작 주파수는 Artix-7 FPGA에서 50 MHz 이상을 만족한다. 제안된 프로세서의 성능은 Dhrystone과 CoreMark 벤치마크 프로그램을 통해 검증되었다. 제안하는 프로세서는 1.35 DMIPS/MHz 및 2.96 CoreMark 점수를 갖는다. 성능 평가를 통해 관련 연구 중 우수한 성능을 갖는 RVCoreP 프로세서의 DMIPS 점수에 대비하여 8% 우수한 성능을 보임을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 관련 연구
Ⅲ. 연구 방법
Ⅳ. 성능 평가
Ⅴ. 결론 및 향후 연구 방향
REFERENCES
참고문헌 (14)
참고문헌 신청
A. Waterman and K. Asanovi “The RISC-V instruction set manual, Volume I: Unprivileged ISA, Document Version 20190608-Base-Ratified", SiFive Inc, CS Division, EECS Department, University of California, Berkeley, Technocal Report, June 2019.
AMD, “MicroBlaze Processor Reference Guide, UG984(v2023.1), June 05, 2023”, https://docs.xilinx.com/v/u/en-US/ug984-vivado-microblaze-ref
K. Asanovic, R. Avizienis, J. Bachrach, S. Beamer, D. Biancolin, C. Celio, H. Cook, D. Dabbelt, J. Hauser, A. Izraelevitz, S. Karandikar, B. Keller, D. Kim, J. Koenig, Y. Lee, E. Love, M. Maas, A. Magyar, H. Mao, M. Moreto, A. Ou, D. A. Patterson, B. Richards, C. Schmidt, S. Twigg, H. Vo, and A. Waterman, "The rocket chip generator" EECS Department, University of California, Berkeley, Technical Report UCB/EECS-2016-17, Apr 2016.
SpainHDL, VexRiscv, https://github.com/SpinalHDL/VexRiscv
RISC-V Foundation, "RISC-V SoftCPU Contest Oct, 2018" https://riscv.org/announcements/2018/10/risc-v-contest/
AMD, “MicroBlaze Processor Reference Guide, UG984(v2023.1), June 05, 2023”, https://docs.xilinx.com/v/u/en-US/ug984-vivado-microblaze-ref
K. Asanovic, R. Avizienis, J. Bachrach, S. Beamer, D. Biancolin, C. Celio, H. Cook, D. Dabbelt, J. Hauser, A. Izraelevitz, S. Karandikar, B. Keller, D. Kim, J. Koenig, Y. Lee, E. Love, M. Maas, A. Magyar, H. Mao, M. Moreto, A. Ou, D. A. Patterson, B. Richards, C. Schmidt, S. Twigg, H. Vo, and A. Waterman, "The rocket chip generator" EECS Department, University of California, Berkeley, Technical Report UCB/EECS-2016-17, Apr 2016.
SpainHDL, VexRiscv, https://github.com/SpinalHDL/VexRiscv
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