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본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I ) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 0.36mm2이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 2채널 T-I 파이프라인 SAR ADC
Ⅲ. 오프셋 부정합 해결을 위한 주요회로 설계기법
Ⅳ. 제안하는 ADC의 세부회로 설계기법
Ⅴ. 시제품 ADC 제작 및 성능 측정
Ⅵ. 결론
REFERENCES
참고문헌 (22)
참고문헌 신청
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[학술대회논문] - P. Bogner / 2006 / A 14b 100MS/s digitally self-calibrated pipelined ADC in 0.13um CMOS / ISSCC Dig. Tech Papers : 832 ~ 841
[학술지(정기간행물)] - M. Yip / 2013 / A Resolution-Reconfigurable 5-to-10-Bit 0.4-to-1V Power Scalable SAR ADC for Sensor Applications / IEEE J. Solid-State Circuits 48 (6) : 1453 ~ 1464
[학술대회논문] - E. Alpman / 2009 / A 1.1V 50mW 2.5GS/s 7b Time-Interleaved C-2C SAR ADC in 45nm LP Digital CMOS / ISSCC Dig. Tech Papers : 76 ~ 77
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