1.5 GHz Sigma-delta Fractional-N Ring-based PLL Realized using 40 nm CMOS Technology for SoC Applications

Weiyin Wang; Xiangjie Chen; Hei Wong

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자료유형: 학술대회자료

저자정보: Weiyin Wang (Zhejiang University) Xiangjie Chen (Zhejiang University) Hei Wong (Zhejiang University)

저널정보: 대한전자공학회 대한전자공학회 학술대회 ICEIC 2017 International Conference on Electronics, Information, and Communication

발행연도: 2017.1

수록면: 310 - 313 (4page)

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This work presents the design and realization of a 1.5 GHz sigma-delta fractional-N ring-based PLL for SoC applications. The whole system consists of a phase/frequency detector (PFD), charge pump (CP), low-pass filter (LPF), voltage-control oscillator (VCO) and a multi-modulus (MMD) with a variable sigma-delta modulator. Some design optimizations were conducted to improve the performance of each functional block such as PFD, VCO, CP, MMD and so as the whole system. In particular, a time delay circuit is designed for overcoming the blind zone in the PFD; an operational amplifier feedback structure was used to eliminate the current mismatch in the CP, a 3<SUP>rd</SUP> order LPF was used for suppressing noises and a current overdrive structure was used in VCO. The design was realized with a commercial 40 nm CMOS process. The core die sized about 250 m×165 ㎛. Measurements on the fabricated circuit showed various performance improvements over the conventional ones.

#PLL #blind zone #current mismatch #protecting current

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