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논문 기본 정보

자료유형
학술저널
저자정보
Yuseok Jeon (Broadern Inc.) Sungil Bang (Dankook University)
저널정보
한국전자파학회JEES Journal of Electromagnetic Engineering And Science Journal of Electromagnetic Engineering And Science Vol.17 No.3
발행연도
2017.7
수록면
138 - 146 (9page)

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A phase-locked dielectric resonator oscillator (PLDRO) is an essential component of millimeter-wave communication, in which phase noise is critical for satisfactory performance. The general structure of a PLDRO typically includes a dual loop of digital phase-locked loop (PLL) and analog PLL. A dual-loop PLDRO structure is generally used. The digital PLL generates an internal voltage controlled crystal oscillator (VCXO) frequency locked to an external reference frequency, and the analog PLL loop generates a DRO frequency locked to an internal VCXO frequency. A dual loop is used to ease the phase-locked frequency by using an internal VCXO. However, some of the output frequencies in each PLL structure worsen the phase noise because of the N divider ratio increase in the digital phase-locked loop integrated circuit. This study examines the design aspects of an interconnected PLL structure. In the proposed structure, the voltage tuning; which uses a varactor diode for the phase tracking of VCXO to match with the external reference) port of the VCXO in the digital PLL is controlled by one output port of the frequency divider in the analog PLL. We compare the proposed scheme with a typical PLDRO in terms of phase noise to show that the proposed structure has no performance degradation.
#Analog PLL #Digital PLL #Dual-Loop #Front-End #Phase-Locked PLL #PLDRO.

목차

Abstract
I. INTRODUCTION
II. CIRCUIT TOPOLOGY
III. DESIGN AND SIMULATION
IV. FABRICATION AND MEASUREMENT
V. CONCLUSION
REFERENCES

참고문헌 (8)

참고문헌 신청
X. Gai, G. Liu, S. Chartier, A. Trasser, and H. Schumacher, A PLL with ultra low phase noise for millimeter wave applications, in Proceeding of the 40th European Microwave Conference (EuMC), Paris, France, 2010, pp. 69? 72. W. I. Chang and C. S. Park, Implementation of a PLDRO with a fractional multiple frequency of reference, Progress in Electromagnetics Research Letters, vol. 46, pp. 13? 18, 2014. A. Lazaro, D. Girbau, P. De Paco, and L. Pradell, Low cost PLDROs for LMDS/MVDS applications for 40 GHz band, in Proceedings of the 32nd European Microwave Conference (EuMC), Milan, Italy, 2002, pp. 1?4. Performance characteristics for intermediate data rate digital carriers using convolutional encoding/Viterbi encoding and QPSK modulation (QPSK/IDR), Intelsat Earth Station Standards, IESS-308, 1998. S. Long, Phase locked loop circuits, UCSB/ECE Department, 2008 [Online]. Available: http://www.ece.ucsb. edu/Faculty/rodwell/Classes/ece218b/notes/PLL_intro_F MD_FS.pdf.

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